src/common/clock.rs

   1 /*
   2  * Copyright (c) 2019 Tilman Sauerbeck (tilman at code-monkey de)
   3  *
   4  * Permission is hereby granted, free of charge, to any person obtaining
   5  * a copy of this software and associated documentation files (the
   6  * "Software"), to deal in the Software without restriction, including
   7  * without limitation the rights to use, copy, modify, merge, publish,
   8  * distribute, sublicense, and/or sell copies of the Software, and to
   9  * permit persons to whom the Software is furnished to do so, subject to
  10  * the following conditions:
  11  *
  12  * The above copyright notice and this permission notice shall be
  13  * included in all copies or substantial portions of the Software.
  14  *
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  16  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  17  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  18  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE
  19  * LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION
  20  * OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION
  21  * WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  22  */
  23
  24 use register;
  25
  26 type Reg8 = register::Register<u8>;
  27 type Reg32 = register::Register<u32>;
  28
  29 const SIM_BASE: u32 = 0x40047000;
  30
  31 const SIM_CLKDIV1: u32 = SIM_BASE + 0x1044;
  32
  33 const SIM_CLKDIV1_OUTDIV4_SHIFT: u32 = 16;
  34 const SIM_CLKDIV1_OUTDIV1_SHIFT: u32 = 28;
  35
  36 const MCG_BASE: u32 = 0x40064000;
  37
  38 const MCG_C1: u32 = MCG_BASE + 0;
  39 const MCG_C2: u32 = MCG_BASE + 1;
  40 const MCG_C4: u32 = MCG_BASE + 3;
  41 const MCG_C5: u32 = MCG_BASE + 4;
  42 const MCG_C6: u32 = MCG_BASE + 5;
  43 const MCG_S : u32 = MCG_BASE + 6;
  44
  45 const MCG_C1_FRDIV_SHIFT: u32 = 3;
  46 const MCG_C1_CLKS_SHIFT: u32 = 6;
  47
  48 const MCG_C2_IRCS: u8 = 1 << 0;
  49 const MCG_C2_EREFS0: u8 = 1 << 2;
  50 const MCG_C2_RANGE0_SHIFT: u32 = 4;
  51
  52 const MCG_C4_DMX32: u8 = 1 << 7;
  53 const MCG_C4_DRST_DRS_MASK: u8 = 3 << 5;
  54
  55 const MCG_C5_PLLSTEN0: u8 = 1 << 5;
  56 const MCG_C5_PRDIV0_SHIFT: u32 = 0;
  57
  58 const MCG_C6_VDIV0_SHIFT: u32 = 0;
  59 const MCG_C6_CME0: u8 = 1 << 5;
  60 const MCG_C6_PLLS: u8 = 1 << 6;
  61
  62 const MCG_S_CLKST_SHIFT: u32 = 2;
  63 const MCG_S_CLKST_MASK: u8 = 3 << MCG_S_CLKST_SHIFT;
  64 const MCG_S_IREFST: u8 = 1 << 4;
  65 const MCG_S_LOCK0: u8 = 1 << 6;
  66
  67 fn configure_clkdiv() {
  68     let mut clkdiv1 = Reg32::new(SIM_CLKDIV1);
  69
  70     clkdiv1.write(1 << SIM_CLKDIV1_OUTDIV4_SHIFT);
  71     clkdiv1.modify(|v| v | (1 << SIM_CLKDIV1_OUTDIV1_SHIFT));
  72 }
  73
  74 fn switch_to_fbe() {
  75     let mut c2 = Reg8::new(MCG_C2);
  76     c2.write((2 << MCG_C2_RANGE0_SHIFT) | MCG_C2_EREFS0 | MCG_C2_IRCS);
  77
  78     let mut c1 = Reg8::new(MCG_C1);
  79     c1.write((2 << MCG_C1_CLKS_SHIFT) | (3 << MCG_C1_FRDIV_SHIFT));
  80
  81     let mut c4 = Reg8::new(MCG_C4);
  82     c4.modify(|v| v & !MCG_C4_DMX32 & !MCG_C4_DRST_DRS_MASK);
  83
  84     let mut c5 = Reg8::new(MCG_C5);
  85     c5.write(MCG_C5_PLLSTEN0 | (11 << MCG_C5_PRDIV0_SHIFT));
  86
  87     let mut c6 = Reg8::new(MCG_C6);
  88     c6.write(24 << MCG_C6_VDIV0_SHIFT);
  89
  90     let s = Reg8::new(MCG_S);
  91
  92     while (s.read() & MCG_S_IREFST) != 0 {
  93     }
  94
  95     while (s.read() & MCG_S_CLKST_MASK) != (2 << MCG_S_CLKST_SHIFT) {
  96     }
  97 }
  98
  99 fn switch_to_pbe() {
 100     let mut c1 = Reg8::new(MCG_C1);
 101     c1.write((2 << MCG_C1_CLKS_SHIFT) | (3 << MCG_C1_FRDIV_SHIFT));
 102
 103     let mut c2 = Reg8::new(MCG_C2);
 104     c2.write((2 << MCG_C2_RANGE0_SHIFT) | MCG_C2_EREFS0 | MCG_C2_IRCS);
 105
 106     let mut c5 = Reg8::new(MCG_C5);
 107     c5.write(MCG_C5_PLLSTEN0 | (11 << MCG_C5_PRDIV0_SHIFT));
 108
 109     let mut c6 = Reg8::new(MCG_C6);
 110     c6.write(MCG_C6_PLLS | 24 << MCG_C6_VDIV0_SHIFT);
 111
 112     let s = Reg8::new(MCG_S);
 113
 114     while (s.read() & MCG_S_CLKST_MASK) != (2 << MCG_S_CLKST_SHIFT) {
 115     }
 116
 117     while (s.read() & MCG_S_LOCK0) == 0 {
 118     }
 119 }
 120
 121 fn switch_to_pee() {
 122     let mut c1 = Reg8::new(MCG_C1);
 123     c1.write(3 << MCG_C1_FRDIV_SHIFT);
 124
 125     let mut c2 = Reg8::new(MCG_C2);
 126     c2.write((2 << MCG_C2_RANGE0_SHIFT) | MCG_C2_EREFS0 | MCG_C2_IRCS);
 127
 128     let mut c5 = Reg8::new(MCG_C5);
 129     c5.write(MCG_C5_PLLSTEN0 | (11 << MCG_C5_PRDIV0_SHIFT));
 130
 131     let mut c6 = Reg8::new(MCG_C6);
 132     c6.write(MCG_C6_PLLS | 24 << MCG_C6_VDIV0_SHIFT);
 133
 134     let s = Reg8::new(MCG_S);
 135
 136     while (s.read() & MCG_S_CLKST_MASK) != (3 << MCG_S_CLKST_SHIFT) {
 137     }
 138
 139     c6.modify(|v| v | MCG_C6_CME0);
 140 }
 141
 142 pub unsafe fn configure() {
 143     configure_clkdiv();
 144
 145     switch_to_fbe();
 146     switch_to_pbe();
 147     switch_to_pee();
 148 }